Ces travaux s'inscrivent dans un contexte ou les contraintes vis-a-vis des decharges electrostatiques sont de plus en plus fortes, les circuits de protection sont un probleme recurrent pour les circuits fonctionnant a hautes frequences. La capacite parasite des composants de protection limite fortement la transmission du signal et peut perturber fortement le fonctionnement normal d'un circuit. Les travaux presentes dans ce memoire font suite a une volonte de fournir aux concepteurs de circuits fonctionnant aux frequences millimetriques un circuit de protection robuste presentant de faibles pertes en transmission, avec des dimensions tres petites et fonctionnant sur une tres large bande de frequences, allant du courant continu a 100 GHz. Pour cela, une etude approfondie des lignes de transmission et des composants de protection a ete realisee a l'aide de simulations electromagnetiques et de circuits. Places et fragmentees le long de ces lignes de transmission, les composants de protection ont ete optimises afin de perturber le moins possible la transmission du signal, tout en gardant une forte robustesse face aux decharges electrostatiques. Cette strategie de protection a ete realisee et validee en technologies CMOS avancees par des mesures frequentielles, electriques et de courant de fuite.

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Dispositifs de protection contre les décharges électrostatiques pour les applications radio fréquences et millimétriques

In this article, a novel flow of the automatic electrostatic discharge (ESD) verification is presented. A basic overview of the most important methodology steps is shown, with more detailed explanation of breaking voltage (BV) model generation. Based on transmission line pulsing measurements, the BV models are used for modeling devices under ESD stress conditions. The principle behind the custom-made tool ESDh is disclosed. Being based on graph-theory algorithm, specifically the Floyd-Warshall algorithm, the tool detects and reconstructs current paths between any node-to-node pair of the integrated circuit (IC). In addition, ESDh can calculate the full current-voltage (IV curve) of any current path. Consequently, this approach is able to find failing paths, failing devices, and failing levels of tested IC. As the method in this work uses the full netlist, without dismissing the core circuitry, ESDh can be used for verifying the self-protection levels of the IC. 

A Standalone Graph-Theory Based Tool for Full-Chip ESD Verification

In this article, a novel flow of the automatic electrostatic discharge (ESD) verification is presented. A basic overview of the most important methodology steps is shown, with more detailed explanation of breaking voltage (BV) model generation. Based on transmission line pulsing measurements, the BV models are used for modeling devices under ESD stress conditions. The principle behind the custom-made tool ESDh is disclosed. Being based on graph-theory algorithm, specifically the Floyd-Warshall algorithm, the tool detects and reconstructs current paths between any node-to-node pair of the integrated circuit (IC). In addition, ESDh can calculate the full current-voltage (IV curve) of any current path. Consequently, this approach is able to find failing paths, failing devices, and failing levels of tested IC. As the method in this work uses the full netlist, without dismissing the core circuitry, ESDh can be used for verifying the self-protection levels of the IC.

On the need for a new ESD verification methodology to improve the reliability of ICs in advanced 28nm UTBB FD-SOI technology

This paper describes a tool for full-chip static ESD (ElectroStatic Discharge) verification called ESD IP Explorer. The tool feasibility is first demonstrated on a 64-pin custom R&D testchip. Its scalability is tested in a second example involving a 138mm² 3,066-bump prototype, which basic verification is performed in less than 8 hours. Both examples are in 28nm UTBB (Ultra-thin-body and BOX — Buried Oxide) FD-SOI High-K metal gate technology. More advanced static verification features are finally discussed.

An automated tool for chip-scale ESD network exploration and verification

La diminution des dimensions de gravure, la hausse de la frequence de fonctionnement ainsi que la baisse des tensions d'alimentation des circuits integres en technologies CMOS avancees ont conduit les fabricants majeurs de semi-conducteurs a modifier leurs methodes d'assemblage boitier pour minimiser les elements parasites RLC sur les chemins d'alimentation. Cette amelioration de performances fonctionnelles s'est cependant averee etre une nouvelle source de danger pour la robustesse des circuits integres, en creant des points d'injection possibles dans le coeur des circuits integres lors d'un evenement ESD. La strategie classique de protection ESD, embarquee directement sur le silicium, a egalement du etre modifiee en consequence. Il n'existe toutefois pas d'outils commerciaux d'analyse rapide systematique de ce nouveau type de reseau ESD, dissemine dans le coeur et plus uniquement dans la couronne d'entrees/sorties. Ce document expose les difficultes auxquelles devra faire face l'outil que nous projetons de concevoir : ESD IP Explorer.

https://hal.archives-ouvertes.fr/hal-01065226/document

Mathieu Fer

Papers

An automated tool for chip-scale ESD network exploration and verification

Automatisation de la vérification du réseau ESD sur silicium : un enjeu majeur pour les circuits intégrés en technologies CMOS avancées

On the need for a new ESD verification methodology to improve the reliability of ICs in advanced 28nm UTBB FD-SOI technology